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FPGA怎么消除异步输入导致输出产生的不定态
2012-01-19 19:50:19   来源:   点击:

    FPGA怎么消除异步输入导致输出产生的不定态在时钟沿突变时,异步输入被锁存,但是这个很小的时间段内输出可能会产生不定态,怎么消除?

    1 个答案

    • 答案 1:

      一般是latch两次,真正的中间态是靠工艺保证,逻辑上主要就是不能保证抓到是0还是1,所以逻辑上一般采用抓取两次的办法,消除这个不定态

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